Building transistor-level networks following the lower bound on the number of stacked switches
Em portas lógicas CMOS, tanto o atraso de propagação como a curva de saída estão fortemente ligados ao número de dispositivos PMOS e NMOS conectados em série nas redes de carga e descarga, respectivamente. O estilo lógico ‘standard CMOS’ é, em geral, otimizado para um dos planos, apresentando então...
| Autor principal: | |
|---|---|
| Formato: | masterThesis |
| Idioma: | eng |
| Publicado em: |
2012
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| Assuntos: | |
| Texto completo: | http://hdl.handle.net/10183/55446 |
| País: | Brasil |
| Oai: | oai:www.lume.ufrgs.br:10183/55446 |